Halbleitertechnologie von A bis Z

Der grundlegende Aufbau und die Funktionsweise eines FinFET unterscheiden sich nicht von einem herkömmlichen MOS-Feldeffekttransistor. So gibt es auch hier einen Source- und Drainanschluss, über die der Stromfluss erfolgt. Die Steuerung des Transistors regelt eine Gateelektrode. Im Gegensatz zum klassischen, in Planarbauweise hergestellten Feldeffekttransistor wird der Kanal zwischen Source und Drain jedoch als dreidimensionale Struktur auf dem Siliciumsubstrat erzeugt, so dass die Gateelektrode diesen von mehreren Seiten umschließen kann. So wird ein wesentlich besseres elektrisches Verhalten ermöglicht: Leckströme können reduziert und Steuerströme besser kontrolliert werden.

Die dreidimensionale Struktur erzeugt jedoch auch neue parasitäre Kapazitäten und minimale Abmessungen (engl. critical dimension), die optimiert werden müssen. Die Gatelänge wird in einem FinFET parallel zum Kanal gemessen, während die Weite des Gates der doppelten Finnenhöhe plus der Finnenbreite entspricht. Die Höhe des Kanals limitiert den Steuerstrom und die Gatekapazität, die Breite beeinflusst die Durchbruchspannung und Kurzkanaleffekte und die daraus resultierenden Größen wie den Stromverbrauch.

Einordnung

Der FinFET ist keine Zukunftstechnik mehr, sondern hat eine abgeschlossene Epoche geprägt. Nachdem er jahrzehntelang erforscht worden war, kam er 2011 erstmals in die Serienfertigung und war über ein Jahrzehnt die Standardbauform aller leistungsfähigen Prozessoren. An den kleinsten Strukturen ist er inzwischen selbst abgelöst worden: Wird die Finne immer schmaler und höher, lässt sie sich mechanisch kaum noch beherrschen, und die Weite des Gates ist nur in Stufen einstellbar – sie ergibt sich aus der Anzahl der Finnen und lässt sich nicht stufenlos wählen. Der Nachfolger löst beide Probleme, indem er die Finne umlegt (siehe Vom FinFET zum Nanosheet).

Im Folgenden wird der Aufbau eines Multigate-Transistors mit drei Gates (Tri-Gate) im Bulk-Prozess beschrieben.

1. Substrat

Grundlage für einen FinFET ist ein schwach p-dotiertes Siliciumsubstrat, auf dem eine Hartmaske (z.B. Siliciumnitrid) aufgebracht und eine Lackschicht strukturiert wird.

2. Ätzung der Finnen

In einem stark anisotropen Trockenätzschritt werden die freistehenden Finnen in das Siliciumsubstrat geätzt. Beim Bulk-Prozess muss die Ätzung im Gegensatz zur Herstellung auf einem SOI-Substrat mit Festzeit erfolgen, da keine "Stoppschicht" im Silicium Aufschluss über die erreichte Tiefe gibt. Die Breite der Finnen lag bei den ersten Serienprozessen bei 10 bis 15 nm und ist seither auf wenige Nanometer gesunken; die Höhe sollte idealerweise dem Doppelten oder mehr entsprechen. So schmale Stege lassen sich nicht mehr belichten, sie entstehen über Multipatterning: Die Finnenbreite ergibt sich aus der Dicke einer abgeschiedenen Schicht, nicht aus einer Maske.

3. Oxidabscheidung

Zur Isolation erfolgt eine Oxidabscheidung, welche ein gutes Füllverhalten von schmalen, tiefen Gräben erlauben muss.

4. Planarisierung

Mittels chemisch mechanischem Polieren wird das Oxid eingeebnet. Die Hartmaske dient als Stoppschicht.

5. Rückätzung

In einem weiteren Ätzschritt mit Festzeit wird das Oxid zurückgeätzt. Zurück bleibt eine seitliche Isolation zwischen den Finnen. Da die Finnen über das Substrat in Kontakt stehen, muss ein Dotierschritt erfolgen, durch den die Siliciumstege elektrisch von einander isoliert werden (nicht dargestellt). Alternativ kann das Oxid in einem Hochtemperaturschritt in den Bodenbereich der Finnen auswachsen, so dass die Kanäle vom Siliciumsubstrat isoliert werden. In der Serienfertigung hat sich der erste Weg durchgesetzt: Unterhalb der Finne wird gezielt hoch dotiert, so dass sich dort kein leitender Pfad ausbilden kann.

6. Gatedielektrikum

Auf den Finnen wird das Gatedielektrikum erzeugt, um den Kanalbereich von der Gateelektrode zu isolieren. In der Serienfertigung ist das kein thermisch gewachsenes Oxid mehr, sondern eine per Atomlagenabscheidung aufgebrachte Schicht aus Hafniumdioxid auf einer dünnen Zwischenlage aus Siliciumdioxid. Nur die Atomlagenabscheidung bedeckt eine hohe, schmale Finne gleichmäßig an allen drei Seiten.

7. Gateabscheidung

Als Gatematerial dient ein Metall, dessen Austrittsarbeit so gewählt wird, dass sich die gewünschte Schwellspannung ergibt – für n- und p-Kanal-Transistoren jeweils eine andere. Dadurch ergeben sich mehrere Gateelektroden: je eine links und rechts vom Kanal sowie eine dritte darüber.

Weil das Metall die späteren Hochtemperaturschritte nicht überstehen würde, wird es zuletzt eingebaut. Man setzt zunächst ein Platzhaltergate aus Polysilicium, führt damit alle heißen Schritte durch, entfernt es anschließend wieder und füllt den freigewordenen Graben mit Dielektrikum und Metall. Dieses Vorgehen heißt Gate-Last- oder Replacement-Gate-Verfahren. Das Polysilicium taucht im Ablauf also weiterhin auf, aber nicht mehr als Gate, sondern nur noch als dessen Stellvertreter.

Die Einwirkung des Topgates auf den Kanal kann auch durch eine Nitridschicht zwischen Finne und Gate unterbunden werden.

Da bei einem SOI basierten Prozess bereits eine ganzflächige Oxidschicht auf dem Wafer vorhanden ist, ist die elektrische Isolation der Kanäle voneinander automatisch gegeben. Zusätzlich ist der Ätzprozess der Finnen unproblematischer, da dieser einfach auf dem Oxid gestoppt werden kann.

Die Entwicklung vom planaren Transistor über den FinFET bis zum Nanosheet folgt einem einzigen Gedanken: Das Gate soll den Kanal von möglichst vielen Seiten umschließen. Je vollständiger es ihn umgibt, desto zuverlässiger sperrt der Transistor – und desto kürzer darf der Kanal werden, ohne dass der Strom unkontrolliert hindurchfließt.

Der Gateumschluss im Vergleich

Warum die Finne an ihre Grenze kam

Der FinFET löste das Problem des planaren Transistors, brachte aber zwei eigene mit.

Zum einen wird eine Finne, die immer schmaler und zugleich höher werden muss, mechanisch instabil. Sie steht frei auf dem Substrat und muss mehrere Prozessschritte überstehen, ohne umzukippen oder zu brechen.

Zum anderen lässt sich die Weite des Gates nur noch in Sprüngen einstellen. Beim planaren Transistor war sie eine frei wählbare Größe im Entwurf; beim FinFET ergibt sie sich aus der Anzahl der Finnen. Ein Transistor kann also zwei oder drei Finnen haben, aber nichts dazwischen. Wer einen etwas stärkeren Treiber braucht, bekommt gleich einen deutlich stärkeren – mit dem entsprechenden Flächen- und Stromverbrauch.

Die Finne umlegen

Der Nachfolger dreht die Finne um 90 Grad: Statt eines senkrechten Stegs liegen mehrere waagerechte Siliciumlagen übereinander, jede vollständig vom Gate umschlossen. Weil das Gate den Kanal nun rundum umgibt, spricht man vom Gate-all-around-Transistor; nach der Form der Lagen heißt er auch Nanosheet-Transistor.

Beide Nachteile der Finne entfallen damit. Die Lagen werden vom Gate gehalten und stehen nicht frei. Und die Gateweite ist wieder stufenlos einstellbar, denn sie ergibt sich aus der Breite der Lagen – die man im Entwurf frei wählen kann, statt Finnen abzuzählen.

Wie die Lagen entstehen

Der entscheidende Kunstgriff liegt in der Herstellung. Auf das Substrat wird ein Stapel aus abwechselnd Silicium und Silicium-Germanium epitaktisch aufgewachsen. Aus diesem Stapel wird zunächst eine Finne geätzt, ganz wie beim FinFET. Anschließend wird das Silicium-Germanium selektiv entfernt – es löst sich in einer Chemie auf, die das Silicium unangetastet lässt. Zurück bleiben die freischwebenden Siliciumlagen, deren Zwischenräume danach mit Dielektrikum und Gatemetall gefüllt werden.

Die Dicke der Lagen und ihr Abstand sind damit nicht durch Lithografie festgelegt, sondern durch die Schichtdicken beim Aufwachsen. Der Abstand zwischen zwei Lagen beträgt nur wenige Nanometer, und in diesen Spalt müssen Dielektrikum und Metall vollständig hineingelangen – eine Aufgabe, die ohne Atomlagenabscheidung nicht zu lösen ist.

Was danach kommt

Der nächste Schritt zeichnet sich bereits ab und führt den Gedanken konsequent weiter: Statt n- und p-Kanal-Transistoren nebeneinander zu setzen, sollen sie übereinander gestapelt werden. Der so entstehende komplementäre FET spart Fläche, weil beide Transistoren dieselbe Grundfläche belegen. Der Aufwand dafür ist erheblich, denn zwei unterschiedlich dotierte Bauelemente müssen in einem gemeinsamen Ablauf entstehen.