Halbleitertechnologie von A bis Z

Das Schaltbild aus dem vorigen Kapitel zeigt, wie die sechs Transistoren elektrisch verschaltet sind. Es sagt aber nichts darüber aus, wo im Chip diese Transistoren tatsächlich liegen und wie die Verbindungen zwischen ihnen gefertigt werden. Genau das zeigt das Layout: die Abfolge von Masken, mit denen jede Fertigungsebene — Diffusion, Polysilizium, Kontakte, zwei Metalllagen — belichtet und strukturiert wird. Die gezeigte Zelle ist mit 1,36 × 0,60 µm maßstabsgetreu zu einer realen 6T-Zelle, auch wenn Layout und Verdrahtungsstil frei gewählt sind.

Acht Rechtecke, in zwei Reihen. Unten die vier NMOS-Transistoren (zwei Zugriffstransistoren, zwei Pull-down), oben die zwei PMOS-Transistoren. Jede Reihe ist als eine zusammenhängende Diffusionsfläche gedacht, die erst durch die späteren Polysilizium-Gates in einzelne Source-/Drain-Gebiete unterteilt wird — deshalb liegen die Segmente schon jetzt exakt dort, wo später BL, Node 1, GND, Node 0 und BL̄ entstehen (untere Reihe) bzw. Node 1, VDD und Node 0 (obere Reihe).

Vier Gate-Säulen kommen hinzu. Die beiden äußeren sind kurze, lokale Gates der Zugriffstransistoren — sie stecken nur in der unteren Reihe. Die beiden inneren reichen durch die ganze Zellhöhe: Sie sind gleichzeitig PMOS- und NMOS-Gate desselben Inverters, also elektrisch eine einzige Leiterbahn. Bewusst nicht vorhanden ist eine durchgehende Poly-Bahn, die alle vier Säulen verbindet: Eine solche Bahn würde exakt durch die beiden Inverter-Gates hindurchlaufen und sie kurzschließen. Die Verbindung der beiden äußeren Gates zur gemeinsamen Wortleitung übernimmt daher erst eine spätere, höhere Ebene (siehe Ebene 5).

Zwölf Kontaktquadrate: acht auf aktiver Zone (an jedem der acht Diffusionssegmente aus Ebene 1) und vier auf Polysilizium — zwei an den durchgehenden Inverter-Gates, genau dort, wo später die Kreuzkopplung andockt, und zwei an den lokalen Gate-Stubs der Zugriffstransistoren, wo später die WL-Schiene andockt. Jeder Kontakt ist ein winziger Durchbruch durchs Oxid, durch den die nächste Ebene (Metall-1) elektrischen Kontakt zur darunterliegenden Fläche bekommt.

Metall-1 stellt die Rückkopplung her: Node 1 (linke Diffusionssäule) verbindet sich vertikal von der oberen zur unteren Reihe und zweigt dann zum Gate-Kontakt des rechten Inverters ab — genau wie im Schaltbild "Knoten 1 treibt den rechten Inverter". Node 0 macht spiegelbildlich dasselbe zum linken Gate. Auffällig: Die beiden Abzweige laufen auf unterschiedlicher Höhe (nicht auf einer Linie). Würden sie sich auf gleicher Höhe kreuzen, wären Node 1 und Node 0 kurzgeschlossen — im Schaltbild hätte ein einfacher "Hop" gereicht, in echtem Metall nicht. Zusätzlich liegen kleine Metall-1-Inseln an BL, BL̄, VDD und GND bereit — Landeplätze für die Kontakte darunter, bevor Metall-2 sie erreicht.

Zuletzt VDD (oben) und GND (unten) als durchgehende Schienen, BL und BL̄ als vertikale Leitungen über die volle Zellhöhe — alle vier verlassen die Zelle nach außen zu den Nachbarn im Array. Die Wortleitung WL läuft ebenfalls quer über die ganze Zelle, muss dabei aber BL und BL̄ kreuzen — beides Metall-2, beides kann sich nicht einfach berühren. Die Lösung ist ein Via-Jog: An den beiden Kreuzungspunkten taucht WL kurz eine Ebene tiefer auf Metall-1 ab, unterquert BL/BL̄ isoliert durchs Zwischenoxid, und taucht direkt danach wieder auf Metall-2 auf. Damit ist die Zelle komplett verdrahtet und nahtlos an ihre Nachbarn angeschlossen.

Im Schaltbild-Kapitel genügte an einer Kreuzung ohne Verbindung ein kleiner Bogen ("Hop") — reine Zeichenkonvention, ohne physische Bedeutung. Im Layout gibt es diese Abkürzung nicht: Zwei Leiterbahnen derselben Ebene, die sich berühren, sind im Chip tatsächlich verbunden. Jede Kreuzung muss entweder vermieden oder über einen echten Ebenenwechsel gelöst werden — wie beim Via-Jog von WL in Ebene 5, der kurz auf Metall-1 ausweicht, um BL und BL̄ zu unterqueren. Das ist einer der Kernunterschiede zwischen "wie die Schaltung funktioniert" (Schaltbild) und "wie sie tatsächlich gebaut wird" (Layout).